[verilog] シミュレーションをまわすときにパラメータを渡せるらしい

ここ


記事のテーマは単層同期回路で設計する理由，なんだけど．

モジュール名 #(.パラメータ名(値)) インスタンス名(ポート);

ほんとにうまくいくのかな．
今度試してみよう