[FPGA][verilog] 柔軟な(?)ビット幅指定

バスの一部の指定．



上の例では a[23:16] に b[7:0] が接続される．
"+:" もあり

[FPGA] 二つのクロックドメイン間での信号の受け渡し

表題に関して，
何も考えずに合成しようとすると(ぉぃ)，MAPのところでありえない requirement
とかがでてエラーになってしまう．
データの場合は非同期FIFOを入れるのがいいのだろうけど，
1bitの信号線にわざわざなぁ，，．

と思っていたら ISE の Language Template (電球のアイコン) に答えを発見．
コードを載せていいのかどうかわからないのでここには載せないけど，
Verilog -> Synthesis Constructs -> Coding Example
-> Misc -> Asynchronous Input Synchronization (Reduces Issues w/ Metastability)
でみれます．