2010/06/09

[FPGA] 二つのクロックドメイン間での信号の受け渡し

表題に関して,
何も考えずに合成しようとすると(ぉぃ),MAPのところでありえない requirement
とかがでてエラーになってしまう.
データの場合は非同期FIFOを入れるのがいいのだろうけど,
1bitの信号線にわざわざなぁ,,.

と思っていたら ISE の Language Template (電球のアイコン) に答えを発見.
コードを載せていいのかどうかわからないのでここには載せないけど,
Verilog -> Synthesis Constructs -> Coding Example
-> Misc -> Asynchronous Input Synchronization (Reduces Issues w/ Metastability)
でみれます.

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